摘要:经由专用发展而成通用的ATE的新趋势之一是并行测试。并行系统的设计原理揭示自阿姆达尔定律。依据ITRS-2009对比2005年的ATE基础数据,计算分析了多点ATE测试的成本优势。
关键词:ATE;演进规律;阿姆达尔定律;并行测试;成本分析
1引言
测试技术的历史一直是一种有趣的对话,其发生在可能的测试技术与系统复杂性不断增长的指标需求之间,旨在达到较高水准的测试指标——比较每成本。
测试技术启用新方法(例如,并行测试)必将带来新挑战,新方法不仅决定于电子学的趋势,更依赖于我们每天都在与其握手的微电子学革命。
ATE(automatic test equipment,ATE)系统之于半导体制造业的作用,恰似神奇的自动“示波器”。复杂的ATE系统的设计领域,包括了机械、电源、冷却、工业安全、模拟和数字电子学以及软件。
半导体自动测试机(ATE)的工作,主要使用两套测试系统:一是针对电流和电压等参数,二是针对逻辑功能。当被测芯片内的门数量大于500 K,时钟频率大于200 MHz,ATE的测试成本已经等于硅工艺成本(Stephen Sunter,1998年)。
因此,测试经济学(economics of test)将继续成为新的测试方法学和测试师的关键驱动力之一。
本文首先概论ATE技术的演进规律,兼及ATE发展的并行测试新趋势,指出并行计算的理论——阿姆达尔定律的意义所在。根据实用模型,例析ATE多点并行测试的成本优势,最后,总结全篇。
2ATE技术的演进规律
ATE是一种通过计算机控制,进行器件、电路板和子系统等测试的设备。通过计算机编程取代人工劳动,自动化地完成测试序列。
以下分论ATE的结构及其演进规律。
2.1 ATE的结构
图1是典型的ATE结构组成:主机、测试台和工作站[[1, 2]。
主机内置了测试图形发生器、数据格式化与定时发生器、管脚参数测量单元(PMU)、中心PWU,以及器件电压源。
测试台内含通道卡(负责驱动)、比较器、负载电路,还有PMU(每通道配置)。所谓通道就是负责与器件进行电连接的器件接口板。
工作站控制着测试机,可发出指令,例如:指定管脚、加载驱动电流或运行真值表。而由预备编程指令产生测试图形,回送结果(对应Passes或Fails),都在工作站里完成。
2.2 ATE的演进规律
通用ATE简史:1970年代中叶,出现了全晶体管计算机控制的通用ATE,在路测量(in-circuit)发展进入1980年代,出现了在片测试(on-chip)(例如BIST),1990年代则瞩望测试特征的人工智能预计算,保障高的质量和可靠性[3]。
l958年TI公司研制发明了世界第一块集成电路7400 (与非门逻辑电路)以来,便诞生了世界上第一台集成电路测试机,专用于测试自己产品的IN HOUSE TESTER[4]。
1960年代早期,美国Fairchild公司开始应用专用ATE,解决当时的运算放大器的量产测试问题[4]。
欧洲首台ATE:区别于1940年代针对收音机(电视)的简单测试(先驱之一是英国工程师John Sargrove),英国的William Gosling教授领导的研究小组于1955年至1958年,设计出欧洲最早的通用型全编程ATE系统(ACORN),拥有832个测试头/点[3]。
ACORN ATE系统的研发要点举例[3]:
(1)最初的测试哲学(the initial philosophy of testing)是完全被动的参数测量与比较,试用之后感觉不方便,又加入了测试信号产生模块;
(2)改良应用了Lindek电位计(1899年),此成为绝大多数ADC和数字电压表的基础。
1970年,Fairchild公司推出商业化的数字集成电路测试机Sentry 7,采用24位宽的数据通道,2 MHz频率的主机,DATA RATE为10 MHz,最大测试通道为60 PIN[4]。
到了1970年代中期,全数字化的浪潮唤醒了ATE的技术市场:结合在路测量(in-circuit,应用涉及:测试夹具和测试程序),ATE终于作为“指甲”找到了老虎的“爪子”!
微电子学革命带来了什么?芯片速度的增长达3 ~ 4个数量级,复杂度的增长达到7 ~ 12个数量级。由此,主要的驱动力是复杂度(管子数量/芯片)而不是速度。
应互连复杂性的激增之运,使得1980年代中期Motorola公司的Gary Daniels报告了self-testing chips,由此开启了测试哲学的新时代——在片测试(on-chip)/(可测试设计)。
跟进的趋势就是:制定IEEE测试标准;重视test signatures的预计算(启用人工智能)。
面向未来,在片测试并不会完全剥夺ATE的传统市场,因为在路的功能测试总是要做的,特别是针对模拟和RF模块。
总结ATE的演进规律是:从专用到通用;遵从标准与协议,适应DFT和可重构;启用人工智能;走向并行。
下一代的 ATE/ATS体系结构研究,将并行测试列为关键技术之一(1996 年,美国国防部自动测试系统执行局)[5]。
ATE并行测试种类:一是多点被测UUTi的并行;二是单点被测UUT内部的多部件(functioni)的并行;I三是单个测试步内的软件并行[6]。
3并行的理论意义
(阿姆达尔定律)
并行计算的优势(针对固定的计算复杂度任务,以加速比作为评价指标)所在与极限,乃由阿姆达尔定律(1967年)做出回答。
以下再现阿姆达尔定律的图解建模,分论其解析表述与设计意义(针对并行系统)。
3.1 阿姆达尔定律的图解建模
首先同意大型机的发展支持了Grosch’s Law(1965年提出,计算机性能的提升规律,按照价钱的平方关系)。
1967年,IBM大型机之父Gene M. Amdabl博士图解了并行计算系统设计的关键,参见图2[7]。
图解Amdahl’s Law的图2表明[7]:
(1)例如:针对固定大小的计算任务,Amdabl博士计算得到的可能运算区域是(并行部分65%,数据管理开销25%,串行计算10%);
(2)高度并行机的提速限制,来源一是计算的串行组件,二是多处理器之间的同步开销。
3.2 阿姆达尔定律的表述与理解
针对并行处理的可扩展性(scalability),阿姆达尔定律的解析表述为[8]:
并行的加速比=1/(Serial%+(1-Serial%)/处理器的数目),也即:
SpeedupAmdahl=1/((1-f)+f/m)
其中,f为计算问题中可被并行处理的部分的比例,m为并行处理器的数量,Speedup为并行后相比于串行时的加速比。
分析:
(0)尚未考虑处理器之间的开销;
(1)全并行有f = 1,最大加速比s = m;
(2)全串行有f = 0,最小加速比s = 1;
(3)加速比有上限s → 1/(1-f),当并行处理结点数m → ∞时;
(4)提高加速比,机会在于进一步提高并行度f。
我们做出加速比Speedup的三维图解(图3,z = s,x = f,y = m),显然,极值出现在高度并行化(f → 1)和超级多核(例如m = 65536)的情形。
由此,传统的ATE(内部主要是串行)借助并行的多点同测概念(multi-site test),以提高效率,得到了工业界的推崇[9]。诚然,成本核算是必需考虑的。
4ATE多点测试的成本模型与例析
ATE的类型包括:低端数字IC测试系统;高性能ASIC测试系统;模拟IC测试系统;存储器测试系统;混合信号测试系统;SoC 测试系统[10]。
表1给出了几种ATE的具体参数[11]。分析知道:在SoC测试系统中,多点ATE测试(DFT-ATE)成为降低测试成本的首选。
根据典型的ATE多点测试成本模型[12](稍有修订),理解文献[11] (稍有修订), 结合ITRS2009新数据[13],计算比较ATE的多点测试的成本优势。
4.1 ATE多点测试的成本模型
为分析SoC在DFT-ATE环境下的测试成本,需建立DFT-ATE的测试成本模型,从而为高层次测试规划提供依据。
文献[12]中提出了一种ATE的测试成本模型(该评价参数的单位是美元/芯片):
式(1)中符号说明:C为常数,指设备折旧、人力成本、房屋成本、维护和培训费用等;Ctestcell为测试单元成本;ttotal 为单个芯片在ATE上的测试时间; Nsite为多点ATE同测的芯片数; Nprobecard 为需要探针卡的总数;Cprobecard 是探针卡的成本;Nlifetime-dies为探针卡的寿命。
式(1)中的Ctestcell(测试单元成本)满足下式[11-12]:
式(2)中:Cprober 为探针成本;CATE0为0通道下ATE的成本;Nchannel为ATE的总通道数;Cchannel为单个通道成本;Csite为每点的成本,包括时钟通道、电源和MS的测试资源等。
前述参数仅有Nsite由SoC本身决定,而其它参数则由ATE决定。
式(1)中的ttotal(单个芯片在ATE上的测试时间)表示为[11-12](注:本文修订过Ndata-port和fscan的分子、分母位置):
式(3)中:tindex为探针卡和晶圆片的建立时间;tfix为扫描测试之外需要的测试时间(针对直流参数和静态电流等);tscan为扫描测试时间;Fgate2vector为每个门平均需要的测试矢量(单位为bit);G为芯片规模(单位是2输入与非门); Ndata-port为SoC的测试接入带宽;fscan为扫描测试的频率。
分析知道:固定tindex、tfix 和Fgate2vector,而G、fscan 和Ndata_port随SoC的高层次测试规划确定。
式(3)中:Ndata_port与fscan 分别满足如下两式[11-12]:
4.2 ATE多点测试的成本例析
表2给出计算Cdie的典型成本参数(2005年[11],2009年[13])。
图4是应用表2和Matlab软件为式(8)所做的曲线图。显见:当同测点Nsite增加时,单芯片的测试成本急剧(Nsite的负二次幂)减小。
当然,此主要是从经济上考虑测试点数的选择。
实际操作上,ATE可支持的测试点数是有上限的。Nsite的选择要遵守如下约束条件[11-12]:
Nsite 由表2分析约束知(2005年): Nmax_site = 32;Nmax_DC = 4×103/160 = 25,Nmax_functional = 16×106/800×103 = 20.5,Nmax_clock = 32。且多点测试的内存需求应满足关系[11-12]:2 Fvector2gateGNmax,scan< Mmax,scan 因此,测试点的数目因受ATE功能测试深度的限制,实选Nsite =20。 同样,可得2009年时测试点数目所受约束条件,列入表3,实选Nsite =32。 结合图4分析预测:随着时间的前进,同测点数限定下的测试成本的进一步下降,可能有赖于在ATE内部加快运用多核技术。 5总结与展望 从并行原理结合测试经济学这个视角,考察了ATE的技术演进规律及其多点同测的成本优势。 ATE技术演进的重要趋势之一是并行测试,其根本的原理指导来自阿姆达尔定律:并行系统比之串行系统,将较大地提高性能加速比(但有限度,根源在于残余了串行,也在于多核间的通信开销)。 ATE多点同测的成本分析:修订Agilent公司2002年的ATE多点测试成本模型,对比2009-ITRS以及2005年的典型ATE数据,计算得到每芯片的ATE成本函数 = O(同测点数-1),再结合工程约束,最后得到实选的最大同测点数。 ATE同测的未来发展,瞩望多核CPU之于ATE的新贡献。 参考文献 [1] Eric Liau, Doris Schmitt-Landsiedel. A novel semiconductor test equipment concept: Automatic test equipment with computational intelligence technique (ATE-CIT)[C]. In Proceedings of Instrumentation and Measurement Technology Conference Como, Italy, 18-20 May, 2004, pp. 2144-2149. [2] Volkerink E.H, Khoche A, Rivoir, J, Hilliges K. D. Test economics for multi-site test with modern cost reduction techniques[C]. In Proceedings of 20th IEEE VLSI Test Symposium, 2002, pp. 411-416. [3] Gosling W. Twenty years of ATE[C]. In Proceedings of International Test Conference, 1989, pp. 3-6. [4] 郭瑞振, 李定学. 集成电路测试机发展简史[J]. 集成电路应用, 2001, (3): 18, 46. [5] 肖明清, 朱小平, 夏锐. 并行测试技术综述[J]. 空军工程大学学报(自然科学版), 2005, 6(3): 22-25. [6] Waivio N. Parallel test description and analysis of parallel test system speedup through Amdahl"s law[C]. In Proceedings of 2007 IEEE Autotestcon, pp. 735-740. [7] Amdahl G. M. Validity of the single processor approach to achieving large scale computing capabilities[C], In Proc. of AFIPS Spring Joint Computer Conf. 30, Atlantic City, NJ 30, April 1967, pp. 483-485. [8] Moncrieff D, Overill R.E, Wilson S. Heterogeneous computing machines and Amdahl’s law[J]. Parallel Computing, 1996, 22(3): 407-413. [9] Velamati N, Daasch R. Analytical model for multi-site efficiency with parallel to serial test times, yield and clustering[C]. 2009 27th IEEE VLSI Test Symposium, pp. 270-275. [10] 刘涛, 张崇巍. SoC芯片测试设备现状[J]. 电子工业专用设备, 2009, 176: 1-9. [11] 王琛. ATE测试成本优化[J]. 电子工程师, 2006, 32(6):14-16. [12] Volkerink E. H, Khoche A, Rivoir J, Hilliges K. D. Test economics for multi-site test with modern cost reduction techniques[C]. In Proceedings of 20th IEEE VLSI Test Symposium, 2002, pp. 411-416. [13] ITRS Home [EB/OL]. .cn/qkpdf/jcdl/jcdl201010/jcdl20101012-1.pdf" style="color:red" target="_blank">原版全文 相关热词搜索：
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